募集要項
【FPGA・LSI論理設計】65歳定年で長期活躍可／Verilog・VHDL／回路設計～検証／府中市
- 経験者優遇
ご入社後は、民生向け電子機器に搭載されるLSI回路の設計・検証業務を担当していただきます。主業務はFPGAを用いた論理回路設計で、基本設計から詳細設計、シミュレーション検証、評価まで一連の開発工程をお任せします。
具体的には、Verilog-HDL、SystemVerilog、VHDLを用いたロジック設計、仕様に基づく回路構築、テストベンチ作成、シミュレーションによる検証、デバッグおよび結果分析を行います。また、設計書や検証レポートなど各種ドキュメント作成も担当いただきます。
これまでの豊富な経験を活かし、品質向上や設計効率改善の提案などにも関わることが可能なポジションです。当社は65歳定年制度を採用しており、長期的に現場で技術者として活躍し続けたい方に適した環境を整えています。年齢に関係なく技術力を正当に評価し、継続して“手を動かす”エンジニアとしてご活躍いただけます。
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技術・資格 |
■必須条件 |
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給与 |
想定年収：650万円～900万円 |
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勤務地 |
東京都府中市 |
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勤務時間 |
9:00～18:00：休憩時間60分 （プロジェクトにより異なる） |
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休日・休暇 |
◆年間休日123日◆完全週休2日制◆祝日休み◆夏期休暇（当社カレンダーによる）◆年末年始休暇（当社カレンダー）による◆特別休暇（慶弔その他）◆有給休暇（初年度10日）◆産前・産後休暇◆育児休業・子の育児目的休暇◆介護休業・介護休業 |
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待遇・福利厚生 |
◆健康保険 |
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留意事項 |
試用期間3ヶ月 条件変更無し |
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管理No. |
36341 |
