募集要項
【首都圏】FPGA論理設計・検証エンジニア|Verilog-HDL※30
- 経験者優遇
EOL(生産終了)となったASIC製品のFPGA置き換え開発をご担当いただきます。
■業務詳細
・FPGA論理設計
・RTLコーディング
・FPGA論理検証
・インプリメンテーション(合成・配置配線)
・実機評価およびデバッグ
・検証結果の分析・報告
・設計仕様書・開発資料の作成
既存ASICの機能を理解しながら、FPGA上で同等機能を実現するための設計・検証業務を行います。
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技術・資格 |
■必須 |
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給与 |
想定年収:580万円~700万円 |
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勤務地 |
神奈川県横浜市戸塚区 |
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勤務時間 |
・就業時間:9:00~18:00(休憩60分) |
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休日・休暇 |
※休日・休暇は、プロジェクト・配属先企業のカレンダーによる |
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待遇・福利厚生 |
◆健康保険 |
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留意事項 |
試用期間3ヶ月 条件変更無し |
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管理No. |
38339 |