募集要項
【神奈川県／ASIC置換開発の中核エンジニア／RTL設計・検証経験歓迎】ASIC置換に伴うFPGA開発／通勤圏／定年65歳！生涯エンジニア職
- 経験者優遇
ご入社後に担当いただく想定配属先の業務は、電子機器向けデジタル回路開発プロジェクトにおいて、ASICの代替となるFPGA開発業務をご担当いただきます。
主な業務は、Verilog-HDLおよびSystemVerilogを用いたRTL設計、シミュレーション環境構築、機能検証、インプリメンテーション、タイミング検証、実機評価です。既存回路の解析や設計資産の流用検討を含め、品質・性能・保守性を考慮した開発を推進いただきます。
開発環境はLinuxをベースとし、Vivadoを中心としたFPGA設計ツール、QuestaやModelSimなどの論理シミュレータを使用します。これまで培った論理設計や検証経験を活かしながら、設計品質向上や開発効率化に向けた技術提案も期待されています。
本案件は、半導体・電気電子分野で培った経験を活かして、設計方針の検討や技術レビューなど上流工程にも携わることができる環境です。将来的にはFPGA開発の技術リーダー、プロジェクトリーダー、システムアーキテクトなど、高度専門職としてのキャリア形成が期待できます。
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技術・資格 |
■必須 |
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給与 |
想定年収：580万円～700万円 |
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勤務地 |
神奈川県横浜市 |
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勤務時間 |
9:00～18:00：休憩時間60分 （プロジェクトにより異なる）1日あたりの実働時間：8時間 |
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休日・休暇 |
※休日・休暇は、プロジェクト・配属先企業のカレンダーによる |
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待遇・福利厚生 |
◆健康保険 |
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留意事項 |
試用期間3ヶ月 条件変更無し |
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管理No. |
1110640 |
