募集要項
【東京都】Verilog HDLでの回路設計・評価!若手から仕様検討・部門連携に挑戦できる開発ポジション
- 経験者優遇
ご入社後に担当いただく想定配属先の業務は、大手メーカーの開発部門にて、Verilog HDLを使用したデジタル回路設計・検証業務を担当します。業務は仕様整合から始まり、論理回路設計、記述、ModelSimによるシミュレーション、ハードウェアの動作評価まで幅広く関わります。評価基盤担当部門やソフトウェア部門との仕様調整も発生し、技術力だけでなく折衝力・調整力も磨けるポジションです。また、試作評価の結果から改善案をまとめ、リーダーの補佐として業務推進に関わることも可能です。
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技術・資格 |
■必須条件 |
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給与 |
想定年収:450万円~600万円 |
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勤務地 |
東京都小平市 |
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勤務時間 |
9:00~18:00:休憩時間60分 (プロジェクトにより異なる)1日あたりの実働時間:8時間 |
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休日・休暇 |
※休日・休暇は、プロジェクト・配属先企業のカレンダーによる |
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待遇・福利厚生 |
◆健康保険 |
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留意事項 |
試用期間3ヶ月 条件変更無し |
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管理No. |
1110425 |