募集要項
【LSI論理設計・検証】Verilog／VHDL・ASIC開発｜設計専念で経験を正当に評価する技術者向け案件／府中
- 経験者優遇
民生品向けデバイスに搭載されるLSIを対象に、論理回路設計および検証業務をご担当いただきます。FPGA・ASIC開発フローに沿い、RTLレベルでの設計・検証を中心とした純粋な設計技術業務に携わっていただくポジションです。
具体的には、VerilogまたはVHDLを用いた論理回路の記述・修正、設計内容に基づくシミュレーションおよび検証対応、試験・テスト業務などを担当します。また、設計仕様書の作成や改版対応を通じて、設計品質の維持・向上にも関わっていただきます。
本案件では、進捗管理、評価業務、後進育成といった役割を前提とせず、「論理回路設計・検証ができるエンジニアであること」そのものが評価軸となります。これまでのASIC設計経験やRTL設計スキルが即戦力として扱われるため、スキル・経験内容を踏まえた条件調整が行われやすい点も特長です。
設計者としての専門性を維持し、余計な役割を背負わずに現役として技術に向き合い続けたい方に最適な開発環境です。
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技術・資格 |
■必須条件 |
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給与 |
想定年収：650万円～870万円 |
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勤務地 |
東京都府中市 |
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勤務時間 |
9:00～18:00：休憩時間60分（プロジェクトにより異なる） |
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休日・休暇 |
◆年間休日123日◆完全週休2日制◆祝日休み◆夏期休暇（当社カレンダーによる）◆年末年始休暇（当社カレンダー）による◆特別休暇（慶弔その他）◆有給休暇（初年度10日）◆産前・産後休暇◆育児休業・子の育児目的休暇◆介護休業・介護休業 |
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待遇・福利厚生 |
◆健康保険 |
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留意事項 |
空白のままにすることはできません。 例） |
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管理No. |
33721 |
